ESIstream IP – 简化确定性数据序列化的设计
概述
当使用现代宽带数据转换器时，管理产生的高速串行数据流是一个巨大的挑战。ESIstream是一个开源的串行数据接口协议，成本极低，支持多种FPGA架构的简单硬件实现，并占用最小的资源。简单来说，它是JEDEC的JESD204B子集1和2标准的开源替代方案。另外，ESIstream可为用户带来很多好处，这里将讨论其中的一些，包括低复杂度、低链接延迟和实现确定性延迟的简单方案。
本文将仅阐述ESIstream的架构，因为当前有很多文档已很好地描述了JESD204B的标准。然后我们将揭示这两种协议之间的细微区别，并介绍Teledyne e2v，ESIstream协议的开发者，已决定发布自己的ESIstream VHDL IP，以进一步简化用户的使用。
串行的历史
新千年以来，数据转换器技术和CMOS工艺的发展开始到达功能的瓶颈。起初，高速ADC和DAC(fs > 10 MHz)采用并行数据接口，这意味着在印刷电路板(PCB)上需从每个数据转换器上引出/引入大量的布线（图1）。随着采样率和输出数据速率的提高，PCB设计变得越来越有挑战性。而串行化接口，起初使用LVDS(低压差分型号)，最近则使用串行器/解串器（SERDES）接口（时钟嵌入在数据流中），为这种数据传送的挑战提供了一种解决方案，并可简化PCB布线，大大推进形状参数的发展。这种接口的简化对链接的两端都有利（图1）。Serdes链接进一步简化了PCB的设计，因为无需保证数据线长度匹配。
图 1 串行链接如何降低互联负荷.
然而，经过了很多年，才有了一种串行方案解决了宽带数据转换器带来的所有系统级挑战。实现确定性延迟是同时采样的前提，人们付出了很多努力研究它。下表（表1）展示了过去12年甚至更长时间里JESD204标准的发展和开源ESIstream的发展。
| LVDS | JESD204 | JESD204A | JESD204B 子集 1 | JESD204B 子集 2 | ESIstream | |
| 发布年 | 2001 | 2006 | 2008 | 2011 | 2011 | 2014 |
| 线路速率 [Gbps] | 3.125 | 12.5 | 12.5 | 12.8 Gbps (EV12AQ600) 仅受到收发器的限制 |
||
| 多路同步 | No | No | Yes | Yes | Yes | Yes |
| 多器件同步 | No | Yes | Yes | Yes | Yes | Yes (已证明) |
| 确定性延迟 | No | No | No | Yes (fs > 500MSPS) |
Yes (fs > 500MSPS) |
Yes |
串行数据的一个显著的优点是，当分辨率提高时，器件的封装无需包含额外的数据线，这可以帮助限制引脚数的增加。但是，串行化的缺点是由于引入了编码/解码流程，且通过某些额外的接收路径弹性缓冲器补偿路径之间的对齐度，导致增加了额外的传递延迟。
同步GHz采样系统——不适合胆小者
在无线电系统中应用数字波束成形，需要同时采样天线阵列的低层信号。这需要保存信号到达每个天线节点的空间信息。 虽然这种方案复杂度较高，会带来额外的功耗，但其也具有一些显著的优点：
- 高信噪比(SNR)帮助提高无线链接容量，从而增加信号范围
- 使用天线阵列的空间特性避免干扰。因为干扰来自某个特定方向，波束成形算法可使用零位技术消除干扰。
- 高效率、大容量的无线链路意味着雷达系统可同时追踪多个目标，或移动电话网络可支持多个通话。
今天，很多应用使用波束成形，或者至少需要同步采样。但是，在GHz频率下工作时， IC和板级的信号的传播时间都非常重要。PCB走线被用于传输线，因此需保证信号线长度匹配以保持相位信息。每厘米的线长将增加60到75ps的传递时间。将其与6GHz采样时钟的166ps时钟周期相比，可以看出板级的效应会极大影响设计。这解释了为什么在高速采样系统中PCB布线是一个关键的因素。但是，还有另外一个因素会使设计变得困难，这个因素和时域有关，称为亚稳态。
同步链为ESIstream带来确定的延迟
亚稳态描述了数字电路中的一种不确定的状态，随着采样率的提高，它成为了潜在的系统时序问题的一个重要原因。用户需用同步的方法对抗亚稳态，这正是引入同步链的方案的原因。
用户需要一种可靠且简单的同步时序实现方法。在Teledyne e2v，确定性同步围绕着一对事件驱动的差分电信号建立：同步和同步输出信号(SYNCTRIG和SYNCO)。这些信号保证目标转换器的时序系统可被复位，并且所有的数字子系统都被恰当地锁定到主参考时钟。另外，这种同步方案可扩展到大系统中的多个ADC。
这种方案的优点在于非常简单——它无需额外的时钟信号，可保证系统生命周期内多个并行通道的同步。一旦设计完成准备生产，可使用一个训练序列建立正确的系统同步。如果环境条件变化，比如温度或电压变化，系统时序参数保持不变。同步链提供了一个非常可靠的同步源，这对产品量产是一个巨大的优势。
然后，为了实现确定性延迟，在ESIstream链路的接收端有一个简单的计数器和接收弹性缓冲，用于补偿传递过程的最大线路延迟不确定度。
图 9 ESIstream接收器中的帧计数器的位置
FPGA内部的计数器模块计算SYNCTRIG上升沿事件和“所有线路接收准备好”事件之间的Rx的时钟数。这些信息和弹性接收缓冲允许整个系统的接收数据对齐。这样，利用ESIstream的产品带有的信号链功能，将确定性行为扩展到整个使用ESIstream的系统中的方法是可行的。
